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Geração Automática de Modelos por Técnicas de Aprendizagem | Trabalhos Finais de Curso 2004/2005 | Reduce - Redução de informação de elementos parasitas extraídos após-Layout |
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Dada a complexidade dos sistemas electrónicos actualmente fabricados e as velocidades de processamento e transmissão, grande parte da área ocupada por um sistema electrónico, é utilizada para ligar blocos que efectuam diversos tipos de processamento e controlo. Nalguns casos estas interligações podem ser relativamente longas, podendo afectar a propagação dos sinais através da adição de atrasos imprevistos ou outro tipo de efeitos. Tal facto pode conduzir a limitações na velocidade de processamento bem como conduzir a situações de acoplamentos indesejáveis ou degradação dos níveis de sinal, induzindo erros. A detecção destes problemas nas fases iniciais de um projecto permite a sua fácil e rápida correcção ou mesmo alteração das especificações de cada bloco funcional interveniente. Se no entanto estes problemas passarem despercebidos nas fases iniciais do projecto, a situação complica-se pois a sua detecção em fases posteriores do projecto torna-se mais complexa, podendo mesmo não ser detectados com as óbvias consequências negativas que daí poderiam advir. A previsão de interligações ao nível de sistema torna-se assim crucial para a viabilidade e correcção de um projecto.
Pretendem-se estudar e desenvolver algoritmos para a previsão das Interligações e dos seus efeitos no projecto ao nível de sistema.
Pretende-se neste trabalho estudar e desenvolver algoritmos que permitam a um projectista, na fase inicial de um projecto de um sistema electrónico, prever de forma eficiente e rigorosa o efeito das interligações do mesmo no seu desempenho.
O trabalho compreende várias tarefas:
Prof. Luís Miguel Silveira
(lms@inesc-id.pt) Tel: 213100337
IST/INESC-ID, Rua Alves Redol,
9, 1000-029 Lisboa
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